v2.11.0 (5679)

Enseignement scientifique & technique - ECE_4SE04_TP : Architectures reconfigurables et langages HDL (Reconfigurable architectures and HDL language)

Domaine > Electronique.

Descriptif

L'objectif principal de ce cours est une initiation à la modélisation et la synthèse des systèmes de traitements numériques.
Une première partie du cours est consacrée à l'utilisation de langages informatiques (langages de description de matériel) dont la sémantique particulière permet, entre autres, de représenter les notions de temps et de parallélisme. La seconde partie du cours, consacrée à la technologie des circuits logiques reprogrammables, aborde simultanément les enjeux techniques et économiques de ces circuits ainsi qu'une initiation pratique à leur mise en oeœuvre. 

24 heures en présentiel (16 blocs ou créneaux)
réparties en:
  • Leçon : 12
  • Travaux Dirigés : 10.5
  • Contrôle de connaissance : 1.5

38.5 heures de travail personnel estimé pour l’étudiant.

Diplôme(s) concerné(s)

Parcours de rattachement

Pour les étudiants du diplôme Diplôme d'ingénieur

Cours de 1eA ou équivalent (Bases de la logique séquentielle, logique synchrone).

 

Format des notes

Numérique sur 20

Littérale/grade européen

Pour les étudiants du diplôme Echange international non diplomant

Pour les étudiants du diplôme Diplôme d'ingénieur

Vos modalités d'acquisition :

Contrôle de connaissances (1h30) et comptes rendus de TD.

L'UE est acquise si Note finale >= 10
  • Crédits ECTS acquis : 2.5 ECTS
  • Crédit d'UE électives acquis : 2.5

La note obtenue rentre dans le calcul de votre GPA.

L'UE est évaluée par les étudiants.

Programme détaillé

 

Mots clés

Modélisation événementielle, HDL, SystemVerilog, simulation logique, synthèse logique, styles de codage, FPGA, accélération matérielle.
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