Descriptif
L'objectif principal de ce cours est une initiation à la modélisation et la synthèse des systèmes de traitements numériques.
Une première partie du cours est consacrée à l'utilisation de langages informatiques (langages de description de matériel) dont la sémantique particulière permet, entre autres, de représenter les notions de temps et de parallélisme. La seconde partie du cours, consacrée à la technologie des circuits logiques reprogrammables, aborde simultanément les enjeux techniques et économiques de ces circuits ainsi qu'une initiation pratique à leur mise en oeuvre.
Une première partie du cours est consacrée à l'utilisation de langages informatiques (langages de description de matériel) dont la sémantique particulière permet, entre autres, de représenter les notions de temps et de parallélisme. La seconde partie du cours, consacrée à la technologie des circuits logiques reprogrammables, aborde simultanément les enjeux techniques et économiques de ces circuits ainsi qu'une initiation pratique à leur mise en oeuvre.
Objectifs pédagogiques
Acquis d'apprentissageÀ l'issue de l'UE, l'élève sera capable de:
- Analyser un code écrit en langage HDL SystemVerilog et distinguer, dans ce code, d'une part les constructions spécifiques à la modélisation comportementale et d'autre part les constructions propres à la représentation de la logique an niveau transfert de registre (RTL).
- Analyser un code écrit en langage HDL SystemVerilog au niveau transfert de registre (RTL) et prédire d'une part la structure ainsi que la nature du matériel généré par l'utilisation d'outils de synthèse logique et d'autre part le comportement temporel de ce matériel.
- Concevoir un code SystemVerilog RTL synthétisable, modélisant un système numérique conforme à un cahier des charges non trivial et destiné à être intégré dans circuit logique programmable (FPGA). Vérifier son fonctionnement adéquat en utilisant un outil de simulation logique.
- Configurer un outil de synthèse logique et de placement/routage de manière à générer un code opérationnel pour une maquette matérielle basée sur un circuit de type FPGA.
Compétences de rattachement (et justification)
- BC8.2 – Modéliser et déterminer l'architecture logicielle et matérielle en intégrant des technologies, des composants matériels et logiciels avec différentes configurations; Justification : Au cours de l'UE les étudiants sont confrontés à différentes situations et exemples de blocs matériels numériques à concevoir, il sont amenés à modéliser le comportement de ces blocs en se basant sur l'usage de langages de description de matériel.
- BC8.3 – Concevoir et développer des solutions technologiques en s’appuyant sur un paradigme de programmation spécifique ou en concevant des architectures matérielles et logicielles spécifiques; Justification : Au cours de l'UE les étudiants utilisent un langage informatique spécifique à la description de matériel numérique et sont amené à concevoir de bout en bout un système numérique opérationnel.
24 heures en présentiel (16 blocs ou créneaux)
réparties en:
- Leçon : 12
- Travaux Dirigés : 10.5
- Contrôle de connaissance : 1.5
Diplôme(s) concerné(s)
Parcours de rattachement
Pour les étudiants du diplôme Diplôme d'ingénieur
Cours de 1eA ou équivalent (Bases de la logique séquentielle, logique synchrone).
Format des notes
Numérique sur 20Littérale/grade européenPour les étudiants du diplôme Diplôme d'ingénieur
Vos modalités d'acquisition :
Les acquis liés à l'analyse de codes HDL sont évalués au cours du contrôle de connaissances final par le biais d'exercices spécifiques et de QCMs. Les acquis 3 et 4 liés à la la mise en oeuvre opérationnelle de la conception de systèmes numériques sont évalués par une série de micro projets de complexité croissante.
- Crédits ECTS acquis : 2.5 ECTS
- Crédit d'UE électives acquis : 2.5
La note obtenue rentre dans le calcul de votre GPA.
L'UE est évaluée par les étudiants.
Pour les étudiants du diplôme Echange international non diplomant
Vos modalités d'acquisition :
Les acquis liés à l'analyse de codes HDL sont évalués au cours du contrôle de connaissances final par le biais d'exercices spécifiques et de QCMs. Les acquis 3 et 4 liés à la la mise en oeuvre opérationnelle de la conception de systèmes numériques sont évalués par une série de micro projets de complexité croissante.
Programme détaillé